随着半导体制造工艺向65nm、45nm领域的发展，设计、开发和制造等环节正面临着很多新问题和新竞争。这些新问题和新竞争都要求有尽可能短的从测试设计到量产的开发周期，并且能够迅速地提高量产的良品率。 面对已经到来的Soc芯片时代，ADVANTEST针对芯片从测试设计到评价所必需经历的测试程序及测试用模型（Pattern）生成、测试验证和错误分析第三个主要阶段入手，为更有效地缩短开发周期，提供了面向设计及量产的EDA Linkage整体解决方案。

下面分别就这三个阶段来对这个整体解决方案进行详细说明。

2 测试程序及测试用模型生成阶段

2.1 CATVert

芯片设计者通过使用CATVert，可以将EDA设计数据经仿真后得到VCD、WGL格式数据，高速自动转换成ATE测试程序和测试用模型，从而大大地缩短了前期测试文件的准备时间（见图1）。

伴随着芯片SoC化的发展，测试用模型正在向着现有工具软件无法应对的长度和大小发展。CATVert通过采用高速转换算法，实现了最高50倍（相对现有工具软件）、最低2－20倍速度的高速转换，另外使用者还可通过外部条件的设定，在转换过程中对原仿真模型进行任意处理。

2.2 STIL Reader/Writer

对于当今通用的工业标准语言STIL，ADVANTEST开发了以STIL格式数据为中心，实现设计与测试之间的双向数据交换的工具--STIL Reader/Writer（见图2）。

由于设计和测试阶段所使用语言的格式不同，测试环境的建立过程需要花费大量的时间。针对这个问题，ADVANTEST实现了将设计数据和测试数据统一为STIL格式并进行交换，从而大大地缩短了数据转换的时间。到目前为止，可对应的STIL标准范围为IEEE Std 1450TM－1999、IEEEE Std 1450TM－2002等。

3 测试验证阶段

3.1 Virtual Test Express

Virtual Test Express是使芯片功能的理论仿真与测试仿真之间的数据交换成为可能的应用工具（见图3）。

也就是说，即使作为设计工程师，也可以使用EDA工具来进行初步的设计验证，进而可以在首枚圆片流片完成前，完成对芯片的设计和测试程序的正确性进行反复验证。这一功能大大提高了测试程序开发的效率，省去了必须在首枚圆片流片完成后才能调试测试程序和模型的等待时间。此外，也减少了反复试作圆片所花费的时间和成本。

3.2 DTV（Design and Test data Viewer）

DTV实现了将VCD、WGL格式的设计仿真数据的波形与自动生成的测试程序和模型所产生的波形在同一界面下进行分析和比较的功能（见图4）。此外，它还具备了能将修改过的仿真波形反向生成VCD格式数据并存储等诸多强大功能。

之前，由于设计仿真数据的波形数据与自动生成的测试程序和模型所产生的波形数据在格式上的不同，无法将二者对应起来进行分析。DTV很好的解决了这个问题。它实现了两种不同格式数据可在同一界面下进行表示和比较的功能，从而使原本需要几天甚至几周才能解决的问题，在不到一天的时间内即可得到解决，大大地提高了问题解决的速度。

4 错误分析阶段

半导体的生命周期从原先的3年缩短到目前的3个月的过程，同时也是要求良品率不断提高的过程，ADVANTEST作为一个ATE设备的制造和供应商，致力于同客户一起应对这个挑战，并且已经涉足到了量产阶段的错误分析领域中。

为了进一步提高良品率，尽可能快速地找到问题之所在，ADVANTEST开发了一系列的分析工具。

4.1 SCAN FF MAP

它能自动转换和合成SCAN故障分析所需文件。并通过检测随机出现的问题，进而发现SCAN测试中故障发生的位置所在，大大提高了ATPG测试中的出错解析效率（见图5）。

4.2 Wafer Fail Layout Map

为了进一步提高圆片阶段的故障解析率（见图6），ADVANTEST开发了Wafer Fail Layout MAP工具，它能方便地发现故障发生的趋势。

4.3 WFBMAP3

WFBMAP3能对SoC芯片中内嵌的存储器及Flash存储器进行电气特性解析，并以图形界面直观地表示不同Cell及Block间的不良现象（见图7），从而可在早期就发现制造流程中可能存在的问题。

5 小结

SoC芯片的发展日新月异，作为测试行业的重要代表，ADVANTEST始终以最尖端的技术支持着尖端的科技。面对设计和测试融合的趋势，以及量产工厂追求的良品率迅速提高的课题，ADVANTEST一直致力于同客户们一起面对，并且为大家提供最优化的完整解决方案（见图8）。